[vc_row rtl_reverse=““][vc_column][vc_column_text]Der KPA EtherCAT Master ab der Version 2.4 unterst\u00fctzt die Funktion „Hardware timed send“. Sie erm\u00f6glicht das Senden des zyklischen Rahmens genau zu Beginn des Master-Zyklus ohne jegliche Verz\u00f6gerungen. Normalerweise beginnt der Master mit der Vorbereitung des zyklischen Rahmens zu Beginn des Master-Zyklus. Resultierend verz\u00f6gert sich der tats\u00e4chliche Zeitpunkt der Frame-Sendung um die Zeit der Vorbereitung.<\/p>\n
Die Funktion des hardwaregesteuerten Sendens kann nur aktiviert werden, wenn das Zielsystem \u00fcber einen Hardware-Timer verf\u00fcgt. Bei aktiviertem hardwaregesteuertem Senden bereitet der Master die Frames im Voraus vor, bevor er den Zyklus startet, und \u00fcbergibt sie an ein Hardwaremodul (HW-Modul) auf dem Ziel. Wenn der Zyklus beginnt, sendet das HW-Modul daher nur die vorbereiteten Frames ohne Verz\u00f6gerung. Das Feature ist anwendbar f\u00fcr Zielsysteme, die auf Basis der Xilinx Zynq SoC \/ Zynq UltraScale+ MPSoC Familie, Intel FPGA Cyclone V SoC und Texas Instruments Sitara AM437x\/AM57x entwickelt wurden. Die Funktion wird als zus\u00e4tzliche Produkteigenschaft lizenziert.<\/p>\n
Verf\u00fcgt das Zielsystem \u00fcber keinen Hardware-Timer, kann das hardwaregesteuerte Senden zwar nicht aktiviert werden, allerdings kann eine Software-Emulation davon verwendet werden. Die Timed-Send-Emulation erm\u00f6glicht es, die Timed-Send-Funktionalit\u00e4t zu imitieren. Sowohl die Emulation als auch das hardwaregest\u00fctzte zeitgesteuerte Senden minimieren den Jitter beim Senden zyklischer Frames.<\/p>\n
Die Emulation des zeitgesteuerten Sendens bereitet die Frames ebenfalls vor, bevor der Zyklus beginnt, und \u00fcbergibt sie an einen separaten Thread (anstelle des HW-Moduls). Dieser sendet, sobald der Zyklus beginnt.<\/p>\n
Diese Funktion ist in allen Master-Klassen enthalten und erfordert keine zus\u00e4tzliche Lizenzierung.<\/p>\n
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